头条 世界首款微处理器MP944被复活 7月27日，嵌入式系统专家亚当·泰勒使用FPGA（现场可编程门阵列）复刻F-14雄猫战斗机的中央大气数据计算机，将其装入3D打印的F-14模型中，成功控制后者的可变后掠翼系统。 该系统核心为MP944微处理器，1970年6月随F-14服役，比1971年11月问世的英特尔4004早近一年半，此前因军事保密1998年才解密，是世界首款微处理器，性能较英特尔4004快约8倍。亚当·泰勒基于Spartan 7的SoM模块复现了MP944全部六块芯片，目前该项目的全部代码和文档已公开在GitHub，供全球开发者查阅。 最新资讯 采用FPGA IP实现DDR的读写控制的设计与验证 本文采用LatticeXP系列FPGA结合IP解决DDR RAM的读写控制。并且在硬件上面进行了实际测试。 发表于：2012/7/5 基于ARM和CPLD的无线内窥系统设计 设计并实现一种基于ARM7芯片AT9lR40008以及蓝牙的无线内窥系统。系统使用CPLD控制CMOS摄像头采集实时图像数据，用ARM7进行JPEG-LS压缩，通过蓝牙传输给PC上的接收软件，对图像进行解码显示。该系统演示了一个完整的数字化微型无线内窥系统，是进一步使集成芯片大规模推广的基础。 发表于：2012/7/5 基于FPGA的DS/CDMA解扩解调模块设计与实现 在CDMA通信系统中，用于基站信号转发的接收机是一个核心模块，一台接收机只是处理一路用户的解扩解调显然是不合理的，为了提高接收机的效率和降低成本，有必要设计一种多路CDMA信号通用解扩解调平台。而FPGA具有功能强大，开发工程投资小，周期短，可反复编程修改，保密性能好，开发工具智能化等优点，本项目决定采用FPGA作为设计平台；本文首先建立了CDMA信号的扩频调制与解扩解调系统模型，然后提出设计这样一个多路CDMA信号通用解扩解调平台。该平台将保证处理CDMA解扩解调的通用性，既可以将此平台用在CDMA信号 发表于：2012/7/5 基于Microblaze系统的A/D数据采样与实现 MicroBlaze软内核是一种针对Xilinx FPGA器件而优化的功能强火的32位微处理器，适用于所有现产的FPGA器件。MicroBlaze软内核和其它外设IP核一起，可以完成可编程系统芯片(SOPC)的设计。MicroBlaze软内核采用RISC(reduced instruction system computer)架构和哈佛(Harvard)结构的32位指令和数据总线，内部有32个通用寄存器R0～R31和2个特殊寄存器程序指针(PC)和处理器状态寄存器(MSR)。MicroBlaze还具有指令和数据缓存，所有的指令长度都是32位，有3个操作数和两种寻址模式，指令功能划分有逻辑运算，算术运算，分支，存储器读／写和特殊指令等，指令执行的流水线是并行流水线，它分为3级流水线：取指，译码和执行。 发表于：2012/7/5 基于XQ2V1000 FPGA的数字脉冲压缩系统 本文基于快速傅里叶IP核可复用和重配置的特点，实现一种频域的FPGA数字脉压处理器，能够完成正交输入的可变点LFM信号脉冲压缩，具有设计灵活，调试方便，可扩展性强的特点。 发表于：2012/7/5 基于MicroBlaze嵌入式Web服务器设计 本文介绍的基于MicroBlaze的嵌入式Web服务器可以实现预期功能，用户可以通过IE浏览器浏览存储到FLASH芯片中的网页。 发表于：2012/7/5 OFDM同步算法的FPGA实现 针对IEEE802.11a帧结构提出了具体的同步算法，包括帧同步、载波同步和符号同步，并阐述了各个模块的FPGA实现方法。仿真实验结果表明，该方法不仅具有更好的同步性能，而且复杂度低、易于实现。 发表于：2012/7/4 富士通半导体交付55nm创新方案，解本土IC设计之“渴” 近来中国IC市场的最重磅新闻要属大小“M”——台湾联发科(MTK)和晨星半导体（MStar）宣布合并。“M兄弟”的联手对已跨入“1亿美元俱乐部”的少数刚崛起的大陆本土IC设计公司带来很大的竞争压力，而原本就缺资金、缺平台、缺资源的本土小型和微型IC厂商的生存空间更加令人堪忧。 发表于：2012/7/4 利用Maxim外设模块加速FPGA原型设计、显著降低成本 Maxim Integrated Products (NASDAQ: MXIM)推出能够直接插入符合Digilent® Pmod™标准的任意FPGA/CPU扩展端口的15个外设模块套装。简单的连接操作和便利的软件集成可加速原型开发进度，实现从概念至设计方案的快速移植。这套模块的价格极具竞争力，即使在预算最紧张的情况下，也可以采用先进的高性能IC进行方案测试。 发表于：2012/7/4 用Synplify Premier加快FPGA设计时序收敛 传统的综合技术越来越不能满足当今采用 90 纳米及以下工艺节点实现的非常大且复杂的 FPGA 设计的需求了。问题是传统的 FPGA 综合引擎是基于源自 ASIC 的方法，如底层规划、区域内优化 (IPO,In-place Optimization) 以及具有物理意识的综合 (physically-aware synthesis) 等。然而，这些从 ASIC 得来的综合算法并不适用于 FPGA 的常规架构和预定义的布线资源。 发表于：2012/7/3 <…276277278279280281282283284285…>
