工业自动化最新文章

厂区高噪音环境如何排查设备异响？

在工业听诊场景中，思正SZ-IS100B骨导工业听诊传感器展现出较强的环境适应性——IP65防水等级、-30℃至+70℃的宽温工作范围、金属外壳，使其能够在潮湿、高温、粉尘等恶劣工业环境下稳定运行。

发表于：2026/8/14

日本开发出新型半导体集成平台 让AI芯片更紧凑高速且节能

日本东京科学大学研究团队开发出一种面向人工智能（AI）系统的新型半导体集成平台BBCube。该平台融合高密度芯片贴装、无凸点芯片互连和多尺度热分析三项技术，可提高AI芯片集成密度和数据传输能力，同时降低热阻、改善散热性能，为高性能、低能耗AI加速器和高性能计算系统提供了新的技术方案。相关成果已在美国举行的2026年第76届IEEE电子元件与技术大会以及2026年IEEE/JSAP超大规模集成电路技术与电路研讨会上公布。

发表于：2026/8/14

中芯国际Q2营收首超30亿美元 净利暴涨261.7%

8月13日A股盘后，国产晶圆代工龙头大厂中芯国际发布了未经审计的2026年二季度财报，整体营收首次突破30亿美元，创历史新高。

发表于：2026/8/14

味之素ABF对华砍单30% 国产替代成色几何？

8月13日消息，据集微网报道称，“产业链最新消息，味之素已通知对中国大陆市场缩减ABF薄膜供给30%”，进一步放大了国内供应链的供给焦虑，也印证了行业长期产能紧缺的基本判断。

发表于：2026/8/14

一种单端输出的高CMTI磁隔离电路

随着第三代宽禁带半导体材料GaN和SiC等的发展，更快开关速度的新型功率管对隔离驱动的共模瞬变抗扰度（Common Mode Transient Immunity， CMTI）提出了更高的要求。设计了一种单端输出的高CMTI的编解码电路，采用开关键（On-Off Krying， OOK）调制结构，编码电路采用LC自激振荡器结构将高电平信号编码为共模点为地的单端输出振荡信号，解码电路采用RC低通滤波，进一步过滤共模瞬变噪声信号并通过比较器将振荡信号还原为数字信号。仿真结果表明，该编解码电路输入信号的速度可达120 Mb/s，差分振荡信号频率为850 MHz，典型传输延时为8 ns，应用在某款隔离驱动芯片中，经过实测CMTI最高可达200 kV/μs。

发表于：2026/8/13

耐低温便携式拉曼光谱仪电源系统设计与应用

针对传统电源系统在低温环境下电量衰减严重、放电效率低以及保护机制不完善等问题，设计并实现了一种具备突出低温适应性的电源系统。该系统以主控芯片STM32为控制核心，搭配电池管理芯片MP2659和MS9930T实现电池参数监测及低温保护功能，集成智能温控模块进一步提升电源系统的放电效率。该电源系统嵌入便携式拉曼光谱仪中在低温环境下进行供电测试，结果表明，电源系统低温保护机制完善，电量衰减仅为6.98%，放电效率达到90.15%，持续放电时间超过4 h。最终，集成该系统的便携式拉曼光谱仪在极地科考、冷链运输等应用中表现出良好的稳定性和卓越的耐低温性能。

发表于：2026/8/13

三星推迟至2030年导入High NA EUV用于量产1nm

8月12日，在韩国举行的“2026下一代光刻与图案化会议”（2026 Next-Generation Lithography + Patterning）上，三星电子技术副总裁朴昌民（ChangMin Park）表示，公司计划从1纳米（A10）制程节点开始，引入ASML的高数值孔径（High NA）极紫外（EUV）光刻机进行量产。这一时间点预计在2030年左右。

发表于：2026/8/13

三星在半导体研发中引入Claude模型

8 月 12 日消息，据韩媒 Chosun Biz 今日报道，三星电子已确认引入 Anthropic 的大语言模型 Claude，并大幅缩短了部分半导体设计与验证的周期。

发表于：2026/8/13

全固态电池进入工程验证期 技术成熟度已有重大进展

8 月 12 日消息，根据 TrendForce 集邦咨询最新《全球固态电池产业发展动态季报_2Q26》，2026 年全固态电池产业迈入工程化验证的关键期，丰田、本田、日产、三星 SDI 等厂商的全固态电池小规模试产进度小幅领先，日系厂商的车规产品已于部分性能指标得到验证确认，正加速推进车载全固态电池模组的性能评估。

发表于：2026/8/13

长江存储进入2026年Q2全球NAND闪存市场全球前三

8月12日，市场研究机构Counterpoint Research最新发布的2026年第二季度内存与存储追踪报告显示，2026年第二季度全球NAND闪存市场格局主要受人工智能工作负载从训练向推理转移的影响，企业级固态硬盘(SSD)出货量占总出货量的48%，几乎是去年同期26%的两倍，导致消费级产品供应短缺。由此造成的供应紧张推动行业收入创下历史新高，较2025年第二季度增长五倍。

发表于：2026/8/13

基于智能层次化设计流程的RISC-V高性能CPU Core的后端实现

随着AI应用场景的多元化，市场的发展逐渐成熟，对于高算力处理器芯片的需求日趋紧迫，而千万门级的大规模CPU Core通常面临着设计周期长、高频实现难度大等痛点。为此，通过引入Cadence公司提出的新流程方法学——智能层次化设计流程（Smart Hierarchy Flow），从设计端和实现端都进行了相应的改进创新，将设计层次化切分，并行操作，相比于展平化设计流程（Flatten Flow）极大地缩短模块设计过程中软件的运行时间，且可实现自动化规划切分子模块（Auto Partition Generator）的功能。相比于传统层次化设计流程（Traditional Hierarchy Flow）又表现出高质量的接口时序约束和人力成本的节约，为加快芯片上市提供了强大的推动力。……

发表于：2026/8/12

基于仿射变换参数优化的多维度电流分布快速重构方法及应用

针对芯片封装设计早期缺乏联合电流分析模型、仿真迭代周期长的痛点，提出一种基于仿射变换参数优化的多维度直流电流分布快速重构方法。该方法设计一套多模板兼容的可扩展损失函数，在芯片级，通过拟合已知功能模块的电流分布，优化仿射变换参数以重构出全芯片的电流分布云图；在封装级，通过同步优化多芯片相对于封装的仿射变换参数，以最小化布局匹配误差，从而将多个独立的芯片电流分布云图精准合成为系统级联合电流分布云图。然后，设计实现相关GUI工具，建立从“模块→芯片→封装”全链路映射框架，无需详细版图，即可在15 min内生成覆盖芯片到封装的多维度电流分布，较传统后仿建模流程提速30倍。实验表明，该方法能在芯片设计早期精准捕捉压降热点与电迁移风险区域，为芯片封装电源设计提供高置信度的早期探索与快速验证手段。

发表于：2026/8/12

基于SimPoint采样的玄铁RISC-V处理器动态功耗分析高效评估方法

基于Cadence Palladium Z3硬件仿真平台的高性能RISC-V处理器硅前动态功耗分析（DPA），在SPEC CPU 2017等工业级基准测试驱动下面临严峻的机时瓶颈，全程DPA仿真往往需要数十至数百小时。提出一种基于SimPoint采样的高效功耗评估方法，将SimPoint切片与Palladium Power Trend DPA有机融合：以SimPoint切片驱动Palladium仿真，在玄铁RISC-V处理器RTL内置的core_monitor模块精确控制下，于稳态指令窗口［25 M， 50 M］开启Power Trend采样；再通过四层加权还原公式将各切片功耗聚合为全程等效平均功耗与功耗热图，且加权还原所需的执行周期数与SPEC性能算分数据完全共享。在SPEC CPU 2017 INTrate全套10个benchmark上，378个代表性切片将DPA总机时从约4 500小时缩减至约5.5小时（加速比超过800倍），Power Trend工具测量误差约±5%（经PTPX验证），完全满足日常迭代验证的工程需求。

发表于：2026/8/12

基于Virtuoso的模拟电路版图智能体技术研究

针对模拟集成电路版图设计耗时长、学习门槛高，以及传统自动化工具易用性差等瓶颈，提出一种基于Cadence Virtuoso平台、依托智能体技术的模拟电路版图生成与交互式优化框架。该框架融合大语言模型驾驭工程技术，可将自然语言指令精准转换为版图设计约束，并搭建约束驱动的自动布局布线工具链，实现从设计意图到版图输出的端到端自动化转换。针对四类典型电路的实验结果表明，自动生成版图的面积平均可节省12.11%，设计效率最高提升48倍。该方法在保障版图质量的同时，显著提升设计效率与工具易用性，为模拟电路版图的自动化设计提供了可行技术路径。

发表于：2026/8/12

基于Virtuoso Studio 平台FMC Yield Estimation 快速良率评估算法的研究与应用

探讨了 Cadence Virtuoso ADE 环境下，基于 AI 增强的 Fast Monte Carlo（FMC）分析方法。FMC 新增良率估计（Yield Estimation）算法的 GUI 支持，结合原有最差样本（Worst Samples）算法，构建了覆盖多场景的高 Sigma 良率分析方案。其核心是利用 AI 模型大幅减少仿真次数，解决传统蒙特卡洛算力消耗过大的问题。两种算法目标互补：Worst Samples 从海量样本中精准定位最差性能点与极端工艺角，评估设计鲁棒性；Yield Estimation 则在固定预算下，通过统计推断快速量化整体良率与故障率。实际流程中，先通过 Yield Estimation 完成良率摸底与方案评估，再用 Worst Samples 深挖关键 Sigma 水平的失效细节，指导电路优化。该方法为先进 IC 设计在高变异、高良率要求下的高效分析与调试提供了灵活的方法论支撑。

发表于：2026/8/12